@/****************************************************************************** @ * @ * Copyright (C) 2018 The Android Open Source Project @ * @ * Licensed under the Apache License, Version 2.0 (the "License"); @ * you may not use this file except in compliance with the License. @ * You may obtain a copy of the License at: @ * @ * http://www.apache.org/licenses/LICENSE-2.0 @ * @ * Unless required by applicable law or agreed to in writing, software @ * distributed under the License is distributed on an "AS IS" BASIS, @ * WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied. @ * See the License for the specific language governing permissions and @ * limitations under the License. @ * @ ***************************************************************************** @ * Originally developed and contributed by Ittiam Systems Pvt. Ltd, Bangalore @*/ .text .p2align 2 .global ixheaacd_post_twid_overlap_add_armv7 ixheaacd_post_twid_overlap_add_armv7: STMFD sp!, {R4-R12} VPUSH {d8 - d15} LDR R4, [sp, #100] LDR R5, [sp, #104] LDR R6, [sp, #108] LSL R9, R3, #2 ASR R9, R9, #1 ADD R6, R6, R9 SUB R6, R6, #4 MOVW R8, #7500 ADD R2, R2, R8 VMOV.S16 D18, #50 RSB R9, R5, #15 VMOV.S32 Q10, #0x0000000 VDUP.32 Q8, R5 SUB R5, R5, #16 STR R5, [sp, #116] MOV R8, #1 LSL R8, R8, R9 STR R8, [sp, #120] ARM_PROLOGUE: LDR R8, [R1], #4 LDR R9, [R1], #4 LDR R10, [R2], #4 SMULWT R11, R8, R10 SMULWB R12, R9, R10 SMULWB R5, R8, R10 SMLAWT R7, R9, R10, R5 SUB R8, R12, R11 MVN R5, R7 ADD R5, R5, #1 MOV R9, #50 MOV R12, #-50 SMULWB R10, R5, R9 SMULWB R11, R8, R12 ADD R8, R8, R10 ADD R5, R5, R11 LDR R11, [sp, #104] LDR R10, [R6], #-32 SMULWB R7, R8, R10 MVN R8, R8 ADD R8, R8, #1 SMULWT R12, R8, R10 CMP R11, #0 BLT NEXT RSBS R9, R11, #16 LDR R8, [sp, #120] QADD R5, R5, R8 ASR R5, R5, R9 RSBS R9, R11, #31 MOVS R8, R7, ASR R9 CMNLT R8, #1 MOVLT R7, #0x80000000 MVNGT R7, #0x80000000 MOVEQ R7, R7, LSL R11 RSBS R9, R11, #31 MOVS R8, R12, ASR R9 CMNLT R8, #1 MOVLT R12, #0x80000000 MVNGT R12, #0x80000000 MOVEQ R12, R12, LSL R11 B NEXT1 NEXT: MVN R11, R11 ADD R11, R11, #1 ASR R5, R5, R11 MOV R8, #0x8000 QADD R5, R5, R8 ASR R5, R5, #16 ASR R7, R7, R11 ASR R12, R12, R11 NEXT1: LDR R9, [R4] MOV R8, #0x8000 STR R5, [R4], #4 UXTH R5, R10, ROR #16 UXTH R10, R10 VDUP.32 D0, R9 VDUP.32 D2, R10 VDUP.32 D3, R5 VZIP.32 D2, D3 VMULL.S32 Q0, D2, D0 VQMOVN.S64 D8, Q0 VDUP.32 D0, R12 VDUP.32 D1, R7 VZIP.32 D0, D1 VQSUB.S32 D8, D0, D8 VDUP.32 D0, R8 LDR R7, [sp, #112] LSL R7 , R7 , #1 LSL R10, R7, #1 ASR R5, R3, #1 SMULBB R5, R10, R5 ADD R5, R5, R0 SUB R0, R5, R10 MVN R9, R10 ADD R9, R9, #1 VST1.32 D8[1], [R0], R9 VST1.32 D8[0], [R5], R10 MOV R8, R1 LSL R12, R3, #2 ADD R1, R1, R12 SUB R1, R1, #40 MOV R12, #-32 PROLOGUE_NEON: ASR R3, R3, #2 SUB R3, R3, #4 ASR R3, R3, #2 SUB R3, R3, #2 VLD2.32 {Q0, Q1}, [R1], R12 VUZP.16 D0, D1 VUZP.16 D2, D3 VREV64.16 Q0, Q0 VREV64.16 Q1, Q1 VLD2.16 {D8, D9}, [R2]! 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VST1.32 {Q0}, [R4]! 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