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@ * Copyright (C) 2018 The Android Open Source Project
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    VMLAL.S16       Q15, D3, D1
    VMLAL.S16       Q14, D5, D1
    VMLSL.S16       Q14, D3, D0

    VADD.I32        D14, D11, D28
    VLD2.32         {Q2, Q3}, [R7]
    VNEG.S32        D14, D14

    VREV64.32       Q2, Q2
    VSUB.I32        D12, D10, D30

    VREV64.32       Q3, Q3
    VADD.I32        D10, D10, D30

    VSWP            D4, D5
    VADD.I32        D10, D10, D14

    VSWP            D6, D7
    VSUB.I32        D11, D11, D28

    VADD.I32        D11, D11, D12
    VLD2.16         {D8, D9}, [R10], R5
    VSHR.S32        D10, D10, #1

    VREV64.16       D8, D8
    VSHR.S32        D11, D11, #1

    VUZP.32         D10, D11

    VST1.32         D10, [R6]!
    VLD2.32         {Q0, Q1}, [R6]

    VADD.I32        Q7, Q0, Q2
    VLD2.16         {D10, D11}, [R4], R11
    VSUB.I32        Q6, Q0, Q2

    VUZP.16         D12, D13
    VADD.I32        Q8, Q1, Q3

    VUZP.16         D16, D17
    VSUB.I32        Q9, Q1, Q3


    VMULL.U16       Q15, D12, D8
    VMLAL.U16       Q15, D16, D10
    VMULL.U16       Q14, D12, D10
    VMLSL.U16       Q14, D16, D8
    VSHR.S32        Q7, Q7, #1
    VSHR.U32        Q15, Q15, #16
    VSHR.S32        Q9, Q9, #1
    VSHR.S32        Q14, Q14, #16
    VMLAL.S16       Q15, D13, D8
    VMLAL.S16       Q15, D17, D10
    VMLAL.S16       Q14, D13, D10
    VMLSL.S16       Q14, D17, D8

    VSUB.I32        Q10, Q7, Q15
    VLD2.16         {D8, D9}, [R10]
    VADD.I32        Q13, Q7, Q15

    VREV64.32       Q13, Q13
    VSWP            D26, D27

    VADD.I32        Q11, Q9, Q14
    VREV64.16       D8, D8

    VSUB.I32        Q12, Q14, Q9

    VREV64.32       Q12, Q12

    VST2.32         {Q10, Q11}, [R6]!
    VSWP            D24, D25
    VSWP            Q12, Q13
    VST2.32         {Q12, Q13}, [R7], R8

    VLD2.32         {Q0, Q1}, [R6]
    VLD2.32         {Q2, Q3}, [R7]

    VREV64.32       Q2, Q2
    VREV64.32       Q3, Q3

    VSWP            D4, D5
    VSWP            D6, D7

    VSUB.I32        Q6, Q0, Q2
    VADD.I32        Q7, Q0, Q2
    VLD2.16         {D10, D11}, [R4], R11
    VADD.I32        Q8, Q1, Q3

    VUZP.16         D12, D13
    VSUB.I32        Q9, Q1, Q3


    VUZP.16         D16, D17
    VMULL.U16       Q15, D12, D8

    VMLAL.U16       Q15, D16, D10
    VMULL.U16       Q14, D12, D10
    VMLSL.U16       Q14, D16, D8
    ADD             R7, R7, #8
    VSHR.U32        Q15, Q15, #16
    VSHR.S32        Q7, Q7, #1
    VSHR.S32        Q14, Q14, #16
    VMLAL.S16       Q15, D13, D8
    VMLAL.S16       Q15, D17, D10
    VMLAL.S16       Q14, D13, D10
    VMLSL.S16       Q14, D17, D8

    VSHR.S32        Q9, Q9, #1
    VSUB.I32        Q10, Q7, Q15
    VSUB.I32        Q12, Q14, Q9

    VADD.I32        Q11, Q9, Q14
    VST1.32         D20[0], [R6]!
    VADD.I32        Q13, Q7, Q15


    VST1.32         D22[0], [R6]!
    VST1.32         D20[1], [R6]!
    VST1.32         D22[1], [R6]!
    VST1.32         D21[0], [R6]!
    VST1.32         D23[0], [R6]!

    VREV64.32       Q12, Q12

    VREV64.32       Q13, Q13
    VSWP            D24, D25
    VSWP            D26, D27


    VST1.32         D26[1], [R7]!
    VST1.32         D24[1], [R7]!
    VST1.32         D27[0], [R7]!
    VST1.32         D25[0], [R7]!
    VST1.32         D27[1], [R7]!
    VST1.32         D25[1], [R7]!

    SUB             R7, R7, #32
    VLD2.32         {D0, D1}, [R6]
    VLD2.32         {D2, D3}, [R7]

    VSUB.I32        D12, D0, D2
    VLD1.16         D8, [R10], R9
    VADD.I32        D14, D0, D2

    VADD.I32        D16, D1, D3
    VLD1.16         D10, [R4], R12
    VSUB.I32        D18, D1, D3

    VUZP.16         D12, D13
    MOV             R4, R0

    VUZP.16         D16, D17
    VMULL.U16       Q15, D12, D8
    VMLAL.U16       Q15, D16, D10
    VMULL.U16       Q14, D12, D10
    VMLSL.U16       Q14, D16, D8
    VSHR.S32        D18, D18, #1
    VSHR.U32        Q15, Q15, #16
    VSHR.S32        Q14, Q14, #16

    VMLAL.S16       Q15, D13, D8
    VMLAL.S16       Q15, D17, D10

    MOV             R10, R1

    VMLAL.S16       Q14, D13, D10
    VMLSL.S16       Q14, D17, D8
    VNEG.S32        Q15, Q15
    VSHR.S32        D14, D14, #1

    VADD.I32        Q13, Q7, Q15

    VADD.I32        Q11, Q9, Q14

    LDR             r0 , [sp , #104]
    VST1.32         D26[0], [R6]!
    MOV             r2, #1

    VST1.32         D22[0], [R6]!
    MOV             r3, #4
    BL              ixheaacd_radix4bfly

    MOV             r0, r4
    MOV             r1, r10
    LDR             r2 , [sp , #108]
    MOV             r3, #16
    BL              ixheaacd_postradixcompute4

    MOV             r0, r4
    MOV             r1, r10
    LDMIA           r0!, {r4, r5}
    STR             r4, [r1], #4
    STR             r5, [r1, #4]
    ADD             r2, r0, #64
    ADD             r3, r1, #116
    MOV             r6, #7

BACK3:

    LDMIA           r0!, {r4, r5}
    STR             r5, [r1], #8
    STR             r4, [r1], #8

    LDMIA           r2!, {r4, r5}
    STR             r5, [r3], #-8
    STR             r4, [r3], #-8

    SUBS            r6, r6, #1
    BNE             BACK3

    LDMIA           r0!, {r4, r5}
    STR             r5, [r1], #8
    STR             r4, [r1], #8

    VPOP            {D8 - D15}
    LDMFD           sp!, {r4-r12, r15}